NMOS地址输入缓冲器性能及其工作程序图示解析

图3.28为其电路图。它包含有4相时钟，进行全动态工作，其核心是由T1、T2、T3、T4所组成的不对称触发器，由于T1的β大于T2，因此当输入是低电平时，在фAS时钟加上后，触发器处于自然稳定状态，为低电平，为高电平，再经两级动态电路驱动，由及输出到译码器电路。当输入是高电平时，被强迫置低电平，和分别为低电平和高电平，输到译码器电路。

整个电路的4相时钟各有分工，ф_As为预充时钟；为地址锁存时钟，它由行、列地址码接收时钟及所控制；ф_As为不对称触发器的电源时钟；为输出驱动器的电源时钟。这些时钟通过它们的发生器电路按要求的时序进行工作。对输入缓冲器电路来说，它们的工作时序如图3.29所示。由及的下降边起动ASC时钟，由它关闭和，同时打开，再由驱动，完成地址入缓冲功能。还要驱动一个使各时钟发生器复位的时钟，为接受下一地址作准备。由此形成了上述一串的时钟链。时钟链的形成是通过设计时钟发生器而获得的。

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