MOS晶体管穿通，击穿，寄生电流和有关效应特性

本节中我们将讨论一些干扰“正常“MOS晶体管特性的不良现象。大部分这些现象可用二维计算机模拟来预测，但是未能使它们成为解祈模型。由于这些效应能够通过合理的器件设计（第10章）和避免应用在特大的偏置电压下而加以消除，故这里只作很简单的讨论。在讨论中，除非另有说明，通常假定器件是n沟的。

在4.10节中所讨论的长沟道器件中的一些击穿形式（氧化层击穿，结击穿），当然在短沟道器件中也会出现。但是，在短沟道器件中另外还出现一种称为穿通的效应，穿通现象是由曾经讨论过的势垒下降效应引起的，这时源漏之间的沟道区中的二维效应使得该区内的静电势增加（和长沟道情况相比），因而对电子进入该区的势垒下降了。于是，即使在栅-源电压低于平带电压时，仍可有电流流动，并且二维模拟指出，这一电流实际上是在表面下的一条路径中流动的。[当栅压略高一些时，此电流可沿表面流动，但却常常认为它是式（5.4.16）所描述的增大了的漏弱反型电流的一部分。]如果漏区电势增加，则源和漏之间各点上的静电势将会增加，因而对电子的势垒将降低，这就导致了漏感应势垒下降效应，因此穿通电流将增加。实验和二维模拟都指出，若使衬底电势变得更负，穿通电流就会减小。穿通效应可以通过减小沿沟道长度的二维效应来减少。根据5.4.2节中的定性讨论可以预期，减少二维效应可以用较薄的氧化层，较高的衬底掺杂浓度，较浅的结以及当然是较长的沟道来实现[然而发展趋势却是不断地减小沟道长度以达到更高的速度（参看5.8节）］。实验和二维模拟证实了上述预测。如果我们定义这样一个漏-源电压为穿通电压，即在此电压下，可以观察到能觉察出来的穿通电流[例如InA/μm（沟道宽度）]，则根据上述讨论可得出，对于较长的沟道，较薄的氧化层，较浅的结，较高的衬底掺杂浓度，较低的栅压和较负的衬底电压，穿通电压将较大。以二维数值模拟为指导的一个描述穿通现象的半经验模型已被导出。具有穿通问题的器件所显示出来的典型特性示于图5.18。为了避免这类问题，可以通过表面下（穿通现象通常出现在这里）的离子注入来限制那里的源、漏耗尽区，这样就减小了二维效应和因此而产生的势垒下降效应。这一注入区并不伸展得太深，因此体效应和结电容仍与掺杂浓度较低的体内相当，这是我们所希望的。注意，用来控制穿通的注入可以是浅注入（用来设置阈值电压）以外的另一种离子注入（第6章）。

另外一些不良效应是由于在强纵向电场中电子所具有的高速度而引起的。这一点已在4.10节中就长沟道器件进行了讨论，但是这样一些效应在短沟道器件中可能会引起更多的麻烦。高速电子通过碰撞电离和雪崩可产生电子-空穴对，从而导致了一种形式的击穿。当然，大部分电子通常被漏所吸引，但是空穴却可进入衬底，并构成部分寄生衬底电流。下面的事实使情况更为复杂，即此时源和漏之间的区域起着好像双极型npn晶体管的基极那样的作用，而源和漏分别起着发射极和集电极的作用。假如上面提到的有些空穴被源收集，又假如相应的空穴电流在衬底材料中产生了0.6V左右的电压降，则衬底-源pn结将显著地导通。于是，电子可以从源注入到衬底，这恰好与npn晶体管中电子从发射极注入到基极一样。然后随着这些电子向着漏区运动，它们能够获得足够的能量，从而又引起碰撞电离，并产生新的电子-空穴对。这种情况形成了一个正反馈机制，如果漏端电压超过某一特定值，则这种正反馈过程便能自身维持。从外部来看，这就是使电流值大于正常值的击穿现象。更复杂的情况可由以下事实引起，即由强电场所产生的有些电子可能躲过漏区电场，这些电子可能越过一段长距离而进入衬底（在某些情况下，距离可达几百微米），并影响芯片上的其他器件。在p沟器件中，碰撞电离不太严重。

还有另外一种也与纵向或法向强电场有关的麻烦现象由以下事实引起，即高能电子或高能空穴（称为热电子或热空穴）可能进入氧化层，在那里它们可能被俘获而造成“氧化层电荷”。突然的瞬态过程可以增强这一效应。以这种方式产生的氧化层电荷随时间不断积累，并促使器件性能逐渐变坏（阈值电压显著增加，栅对漏端电流的控制作用显著减小）。因此，对于给定的偏置条件，器件的寿命是有限的，超过这一寿命，它的性能将不再适用于给定的应用条件。这样一些效应也能在长沟道器件中出现，但情况要好得多，因为它们中的电场通常较小，并且当强电场出现时，它们仅仅局限于沟道的一小部分（夹断区尤为显著）。

一个或几个上述现象将会限制给定器件的偏置电压的容许范围，具体情况视制造工艺的细节而定。

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