VLSI SRAM字线分割技术（DWL）的电流电路及结构分析

SRAM规模的增大，引起列线的电流增加，而限制了维持功耗的降低。SRAM不同于DRAM，在维持状态下总有一条字线是高电平，列电流通过位线负载管、单元门管和工作管流到Vss。图3.54为列电流的通路。列数越多，列电流越大。列电流与单元负载的形式无关，也就是说总的列电流主要决定于一条字线所驱动的单元数，字线越长，问题越严重。

此外，随着SRAM的尺寸缩小，容量不断增大，字线又细又长，寄生电阻很大，导致从行地址译码输出到达字线末端单元的延迟时间很长。

字线分割技术就是为解决上述两个问题所提出来的技术措施，其电路方案如图3.55所示。一条字线上原有n_c个单元（n_c列），把它们分成n_B段。每段的单元数为n_c/n_B。字选译码分成两级，字译码作一次译码，把它与段选讯号相“与”作为二次译码。

这样设计的好处是使每次被字线选上的单元数减少n_B倍，因此列电流与维持功耗也减少同样倍数。同时，字线的长度缩短n_B倍，字译码输出的延迟也应缩短n_B倍。主字译码输出用金属线连到各“与”门输入，金属线的寄生电阻很小，并且不带门管负载，它的延迟相对可以不计。

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