解析Mb级DRAM缩小单元面积和剖面及结构方案

随着数字技术的飞速发展，要求内存容量越来越大。大型机为Gb字节容量，大量普及的个人计算机（PC）也要求Mb字节容量。半导体存储器的市场需求正在迅速增长。这些因素促使DRAM技术不断改进，集成度不断提高，Mb级容量的DRAM已开发成功，并投放市场。

本节针对Mb级DRAM讨论提高集成容量的主要措施及其限制。

缩小单元面积

缩小光刻尺寸是缩小单元面积的前提，至今光刻精度已经达到了亚微米级。在此条件下缩小单元面积主要受限于讯噪比的要求和a软失效等因素。

由前面分析可知，位线上的读出讯号ΔVB可表示为：

上式中增加了系数η是因为必须在电荷再分配全部完成之前读出讯号，否则取数时间就会太长。显然，η是比1小的系数，一般设计在0.6左右。

由于工艺误差造成的不对称性和不可避免的外干扰的存在，使S/R的灵敏度为100mV左右，因此要求读出讯号ΔVB为150mV以上较为可靠。

典型的CB为0.6pF，VS=VCC-VT≈4V。由上式可求出：

因此，从讯噪比来考虑，CS至少为70fF左右。

缩小单元面积，减小存储电荷量受限的另一关键因素是a软失效。射入硅片中的一个a粒子的能量为6MeV，约产生10⁶电子空穴对，这些电荷有可能被存“1”的结点所收集，造成讯号的丢失。为了避免这种情况发生，QS至少要大于10⁶电子电荷，约为200fC。

综合考虑以上两个因素，CS上存储电荷量QS的最小量应保持在200~300fC。又有：

其中A为存储电容面积，EOX为SiO2介质层上的电场强度。

由上式可见，如果保持QS量不变，而要缩小面积A，必然要求增加EOX，即减小氧化层的厚度tox。.但是，EOX的增加是有限度的，图3.45表示几种存储容量及其单元面积情况下DRAM的存储电荷量Qs与介质电场强度EOX的关系曲线。由图可见，如果1Mb的单元面积缩小至10μm²，而Qs要求为200fC，那末Eox就要求达到7MV/cm左右。对SiO₂层来说，当EOX为10MV/cm时就会出现明显的隧道电流，使Qs不能保存。因此，减薄氧化层的主要决定因素不是它的击穿强度，而是隧穿效应。

从实用的安全和可靠考虑，应限制EOX小于4MV/cm。若要保持面积A为10μm²左右，设计和结构应有所变化，可采用以下几种方案：

1、极板半电压

极板上一般加电源电压VCC=5V，这样它与存“0”结点的电压差为VCC。改用VCC/2加在极板上，可使电场强度减小。如保持同样的EOX，则SiO₂层可以减薄至一半，约为100nm左右，以使Cs增加一倍，有利于缩小单元面积。

2、存储电容三维化

为了使占有硅片面积尽量小，而Cs又不小于60~70fF，必然会考虑Cs三维立体化的办法。图3.9就是一种立体电容结构形式。在硅片上Cs区腐蚀3~5μm的深槽，槽底掺B，形成P⁺区，作为相邻两Cs之间的隔离。在槽的侧壁生长150nm左右的SiO2层，作为Cs的介质，再在槽内填上导电多晶硅，作为Cs的极板，同时又使芯片平面化。这样可以在较小的单元面积下有足够大的存储电容量Cs，这种单元的面积可降至10μm²以下。

3、堆叠电容

这种电容是为防止a软失效、缩小单元面积而专门设计的。图3.46为一种双阱CMOS堆叠电容单元的工艺剖面图。Cs不做在本体硅表面上，而是做在体硅之上。Cs由两层多晶和它们之间的薄SiO2介质层所组成。下电极通过用n⁺与多晶之间的埋接触引出。这种单元不但有防止a软失效的优点，而且由于三层多晶的重叠而节省了面积。在0.8μm工艺规则下，单元面积A约为15μm²。

4、增益单元

单管单元由于受Cs尺寸缩小的限制，潜力是有限的。增益单元的提出，在概念上有所革新，去掉了Cs，采用SOI 技术和浮栅结构。它的工艺结构和电路如图3.47所示。这是二管单元，TW为写入管，TR为读出管。TW是用SOI工艺制作的多晶硅MOS管，TR象EPROM的单元管一样，是浮栅结构，它的开启电压受浮栅上的电平调节。写入讯号通过Tw存在TR的浮栅上。当TR的栅（读字线）被选中时，TR是否导通决定存在浮栅上的电平。由于在读出过程中TR对浮栅上所存电平讯号有放大作用，所以称为增益单元。

这种单元占有面积可以比较小，因为省去了Cs，同时由于Tw是多晶MOS管，可以与TR重叠。另外，TR本身是有放大作用的读出，读出讯号较大，对提高抗干扰能力和简化外围电路有很大好处。这一方案是否成功在于用SOI工艺技术能否做出4Mb，16Mb这些超高容量的DRAMA产品，这个问题至今尚未有肯定的答复。

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