64K NMOS DRAM总体框图结构及单元阵列布局

我们以一种64K NMOS DRAM为例。它是80年代初期的产品，总体框图如图3.24所示。单元列阵为256×256。为了减少x译码器的数量，将列阵分成两半，各为256×128。行地址只有7个送行译码器，因此共有128个行译码器。每个译码讯号驱动两条字线，分配在上下子列阵中各一条。列地址8个均送256个y译码器，进行列选。由此列阵输出两对讯号，上下子列阵各一对，它们再由第8个行地址A₇进行选择。最后通过输出锁存器、缓冲器得到。讯号的写入从Din进入输入缓冲器，由两个驱动器进入到上子下阵列的母线和，由A7选择及x、y译码，使讯号Din写入到地址所指定的单元。

DRAM为了减少地址腿数，降低封装成本，采用地址分时输入形式，即把行地址和列地址从相同的管腿分两次输入，而不是同时输入。地址的分时由时钟和来控制，当低电平时输入行地址A₀~A₇；当低电平时输入列地址A0~A15。图3.25为地址分时的电路框图及工作波形图。行地址经x译码后被时钟ф_vx锁存起来，译码讯号存在行驱动管的栅上。列译码讯号直接进入列驱动管的栅上。如图3.25上的波形所示，当行、列选的驱动脉冲ф_x、ф_v加上后就对单元列阵进行地址选择。选中的单元讯号经S/R 放大后输出到数据母线上。

单元阵列的版图布局如图3.26所示。实际上是将单元阵列分成8块。中间水平方向的一条安排256个y译码器，它的上下就是两个子阵列（256×128）。每个子阵列有4块64×128的小阵列。如图所示，四组相同的128个x译码器组安排在这些小阵列中间，目的是缩短多晶硅字线的长度。因为多晶硅导电性较差，太长的字线必然影响速度。此外，由于单元采用折叠金属位线结构，因此S/R应放在单元阵列的两面边线上。

为了使用方便，已淘汰早期三个电源形式，均采用单5V电源供电，全部输入、输出与TTL电平兼容。管腿封装及分配均已国际标准化，可以互换使用。

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