S/R电路设计和性能及主要重点技术措施分析

设计性能好的S/R要求综合考虑如下四点。

（1）高灵敏度

S/R灵敏度越高，允许单元的存储电容越小，集成容量越大。

（2）低功耗

由于VLSI DRAM中S/R众多，因此它们的功耗直接影响DRAM的总功耗。为此采用全动态检测，以避免直流通路引起的可观功耗。

（3）高终态“1”电平

全动态检测不可避免会有高电平的损失。但下降太多，不利于正确读出，会影响器件的可靠性。

（4）高速度

S/R的工作速度直接影响DRAM的取数时间。对高速DRAM来说，必须使S/R高速化。

根据上述四点要求，为提高S/R的性能开发出不少高质量读放的设计技术，其主要之点列举如下：

（1）位线隔离

图3.19为电路图和波形，其中T3、T4是起关键作用的隔离管。ф_L是位线预充时钟；ф_W和ф_D。是打开单元和虚单元字线的时钟；是启动S/R工作的时钟，它与图3.16上用ф_s打开T3起着等效的作用。隔离管的控制时钟ф_LL一开始为高电平，即T3、T4打开着。当字线打开后在结点1、2建立电平差，而后ф_LL降至低电平使结点1、2与相隔离，后再起动S/R的时钟，使结点1、2两点的电平差很快拉开，这时ф_LL再上升，打开T3、T4使的低电平一边通过S/R放电至“0”电平。

这种方案能提高灵敏度，减小高电平损失。因为隔离后S/R的Co大大减小，由前述的灵敏度计算公式看出，Co越小，灵敏度越高。此外，由于预读放时与1、2相隔离，位线上的高电平不会损失，当打开隔离管后T1和T2已处于一开一关状态，高电平放电的损失就会大大减小。这种S/R电路已在64K DRAM中普遍采用。

（2）两相读放时钟

由前面分析可知，K越小（Vs下降越慢），灵敏度越高，高电平损失也越小，但K小会使检测速度变慢。

为了解决上述矛盾，可以采用如图3.20所示的两相读放时钟技术。ф_s1为慢时钟，ф_s2为快时钟。这里的快慢是指Vs下降速度的快慢。图中所示的两个并联的Vs放电管T3和T3′大小不同。T3小，放电慢；T3′大，放电快。

如图所示，先来ф_s1，由于K小，灵敏度高，能检测较小的初始电平差。当检测一定时间后，电平差被打开，这时来ф_s2使Vs下降加快，以提高读放速度。

（3）电容自举

如图3.21所示，在结点1、2对称地加上两个由ф_s驱动的自举电容Cp，由此会得到很好的效果。

图3.21 电容自举电路

当ф_s上升到高电平时，通过Cp的电容耦合使结点1、2的电平提升。该电路在单管导通区有预放作用，可提高它的灵敏度。其原理如下：

若初始电平V10>V20，T2单独导通，T1关闭，ф_s对V1、V2的影响由电容分压所决定，因而有

因为T2导通使结点2、3两点的电容相并联，故得到上式。

当ф_s=VDD时，则有

合理地设C1=C2=C3=Cp，则

以ΔVo=100mV，VDD=5V计，则有

可见预放达9倍之多。

预放及电平提升的结果都会使终态高电平提高。因此，Cp自举电容的引入使S/R既提高灵敏度，又提高终态高电平，是一项改进S/R性能的有效措施。

（4）全电压有源恢复

高电平的损失在读放过程中一般是难以避免的，这对“1”单元的刷新不利。为了弥补这一点，需要在两边位线上增加有源恢复电路，如图3.22所示。它包括两个MOS管和一个可变的MOS电容C。C值决定于A点的电位。若VA>VT，则ф_c接点通过反型层与A点之间形成一个有效的电容；若VA<VT，则A极下不形成反型层，ф_c接点与A之间的电容可以略去，这一点从电容C设计的工艺结构（见图3.32（c））很容易看出。

ф_c是在读放结束后紧接的正脉冲。对高电平一边的A点通过C可以举到足够的高电平，使VDD由TA向位线充电到VDD。对低电平一边的A’点，ф_c不能耦合到A’点，因此亦不会影响低电平。

以上分别介绍了有关设计高性能S/R的四项技术，实际上这些技术都是结合起来应用的。图3.23是一个灵敏度为30mV的NMOS S/R的实例。它应用3位线隔离、两相读放时钟及电容自举三项技术，虚单元采用半电荷方案。该S/R已成功地用于64K、256K DRAM的产品中。

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