VLSI尺寸缩小的限制分析特性及其改善主要原因

Scaling-down虽能极大改善VLSI性能，但当尺寸缩得太小，会对器件性能有不利影响。

广义来说，Scaling-down的限制分为两类情况。一类是灾难性的，即影响器件的功能及可靠性，其中最突出的是热载流子效应。当沟道电场和栅电场增强时，热载流子向栅氧化的注入引起器件不稳定，已成为短沟（<1.5μm）VLSI中的严重问题。

目前普遍采用的LDD结构虽然能缓和一些矛盾，但并没有根本解决问题。当尺寸缩小到0.5μm左右，这个问题仍旧很突出。

此外，尺寸缩得太小会造成动态结点的软失效，在DRAM（动态存储器）中这个问题更为重要。正如第三章所要分析的，DRAM存储数据讯息就是靠一个个动劫态结点的电荷保存，而且电荷量不能少于10⁶个电子电荷。因为封装材料难免有微量的放射性元素，如图2.17所示，a粒子入射到硅内，约产P-sub生10⁶个电子空穴对，其少子（电子）会被附近的n⁺区反偏动态点（存高电平）所吸取，引起“1”电平的丢失。于是就要求结点上电荷值的下限要超过10⁶电子电荷，由此可得它的面积下限：

计算表明，在允许的tox下限的情况下，A应该大于10μm²。

a软失效的特点是失效结点的几何位置随机变化，而且自动可恢复，即某结点在这个工作周期内失效，但在下一个工作周期内可以正常工作或另有别的动态结点失效。

另一类受限情况是尺寸缩小有时并不能改善VLSI的性能，甚至会起反作用。其中最突出的问题是布线RC的延迟。由（2.24）式可知，延迟时间^τL与最小尺寸λ的平方成反比。因此，在达到微米级工艺时，决定VLSI速度的已不是器件本身，而是它的布线延迟。在这种情况下，进一步缩小器件和线条的尺寸已经失去了意义。

就单个器件来说，它本身也因前述的一些器件物理问题，使它的跨导在尺寸缩小时并不能改善，甚至下降。其主要原因为：

（1）强场下沟道载流子速度饱和；

（2）沟道电容的分压作用；

（3）S/D的串联电阻加大。

图2.18示出电源电压为5V和2.5V时这些效应对各种Leff器件跨导的影响，并与不考虑这些效应的计算结果（长沟公式）进行比较。由图可见，对5V电源来说，Leff=0.8μm时跨导gm达到峰值，当Leff<0.8μm时gm反而下降。电源为2.5V时情况有所改善，gm的峰值移到0.5μm左右。

从VLSI发展到现阶段的情况来分析，影响VLST性能的主要矛盾在于分布参量，包括布线RC及器件S/D区的串联电阻。因此，工艺研究的一个关键课题就在于减少分布参量，而宁可占用一些硅片面积。实际上尺寸缩小不能完全按比例，对影响VLSI速度的关键布线必须尽量减小RC延迟效应。

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