MOS集成门电路布局-输出入及开关电路特性分析

门电路可认为是倒相器电路的变形，基本上有图3.26所示的串联方式和并联方式。图（a）的电路为二输入端“或非”门（正逻辑）或为“与非”门（负逻辑）。一般，在这种电路方式中输出电压取决于两驱动管Q2、Q3导通电阻之和，为了得到与图（b）电路的相同特性，必须增加晶体管的面积，提高其跨导gm。这样做很不经济。所以实例很少。

MOS集成门电路

图（b）的电路为二输入端“与非”门（正逻辑）或为“或非”门（负逻辑）。MOS集成门电路。这种门电路的负载是与之连接的次级MOS晶体管的栅，为了缩短开关时间，则如3.3.1节倒相器电路中所述，须增大Q1的gm。而Von只取决于Q1、Q2的gm，因而Q2的面积也必然要增大。结果，在保证必要输入端数目的前提下，要增大晶体管的面积，就变得不经济了。MOS集成门电路。于是一般在门电路输出端加接一级倒相器电路。其等效电路如图3.27所示。此电路做成集成电路后的平面布局图如图3.28所示。

图上的黑条表示栅区，Q1的L为15μ，Q2~Q4的L为10μ。Q1为负载MOS晶体管，其W为15μ，而Q2以及Q3为驱动MOS晶体管，W为280μ。Q4要驱动与输出级连接的大负载电容，gm必须取得很大，所以该管的W要增加到735μ。由图3.28可知，构成源和漏区的硼扩散区部分、铝布线部分、栅氧化膜部分布局颇为得当，使整个图形的面积为最小。