CMOS运算放大器提高电源抑制比的方法

CMOS提高电源抑制比

图3.6-1所示的运放电路的电源抑制比之所以比较差，主要是由于电源变化的信号通过补偿电容耦合到输出端所引起的。若对图3.6-1运放电路作些改进，将其输入端改为共源一共栅形式，则其电源抑制比的性能将得到改善，其具体的电路形式如图3.6-2所示。当电源VDD有一变化信号Vs，则在输出管的栅极也有同样变化的信号。引入共栅电路后，其漏极的信号对源极的影响很小，这样通过补偿电容Cc耦合到输出端的信号也大大减小，从而提高了电源抑制比。

图3.6-2电路的缺点是输入共模电压减小，它的改进形式如图3.6-3所示。该电路具有高共模输入电压、高电源抑制比。

这种CMOS运放电路的第一级，其电路形式与前一节介绍的高速CMOS运放共源-共栅电路基本相同，第二级由M8、M9组成共源放大输出电路，由于补偿电容Cc的一端是共栅电路的源极，因此改善了电源抑制比性能。由等效电路分析可知（见参考文献[21]），该电路的电源抑制比为

式中为输入对管M1、M2的跨导，为管的跨导，为的等效输出阻抗，为的等效输出阻抗，为输出级的跨导，C2为管的栅源电容，Cc为补偿电容。

而

图3.6-4所示的电路具有高电源抑制比性能，这种CMOS运放的补偿电容Cc也接在共栅电路管的源极。该电路的输入级是电流转换型电路，它与通常运放的不同之处是增加了共栅电路，因此提高了电源抑比。

联系方式：邹先生

联系电话：0755-83888366-8022

手机：18123972950

QQ：2880195519

联系地址：深圳市福田区车公庙天安数码城天吉大厦CD座5C1

请搜微信公众号:“KIA半导体”或扫一扫下图“关注”官方微信公众号

请“关注”官方微信公众号:提供  MOS管  技术帮助